RAM IP核配置

之前已经学习过：

ROM:FPGA寄存器 Vivado IP核-CSDN博客

串口接收：Vivado 串口接收优化-CSDN博客

RAM创建与测试

小梅哥视频：

21C_嵌入式块存储器RAM介绍_哔哩哔哩_bilibili

21D_嵌入式块存储器RAM实现和仿真_哔哩哔哩_bilibili

小梅哥教材：

02_【逻辑教程】基于HDL的FPGA逻辑设计与验证教程V3.4.pdf

RAM（Random Access Memory）：
RAM是一种计算机主存，用于临时存储数据和程序。

它可以随时把数据写入到任何一指定地址的存储单元，也可以随时从任一指定地址读出数据。

其读写速度有时钟频率决定，主要用来存放程序以及程序执行过程中产生的数据运算结果等。

`timescale 1ns/1ns
`define CLKA_PERIOD 20
`define CLKB_PERIOD 30

module ram_tb();
        reg clka;
        reg wea;
        reg [7:0]addra;
        reg [7:0]dina;
        reg clkb;
        reg [7:0]addrb;
        wire[7:0]doutb;
        integer i;
        blk_mem_gen_0 blk_mem_gen_0_ (
                                     .clka(clka), // input wire clka
                                     .wea(wea), // input wire [0 : 0] wea
                                     .addra(addra), // input wire [7 : 0] addra
                                     .dina(dina), // input wire [7 : 0] dina
                                     .clkb(clkb), // input wire clkb
                                     .addrb(addrb), // input wire [7 : 0] addrb
                                     .doutb(doutb) // output wire [7 : 0] doutb
                                    );

        //blk_mem_gen_0 是忘记改名字哩~
        //配置时钟信号 clka  clkb                         
        initial clka = 1'b1;
        always #(`CLKA_PERIOD/2) clka = ~clka;
        initial clkb = 1'b1;
        always #(`CLKB_PERIOD/2) clkb = ~clkb;
        
        initial
            begin
                wea = 0;
                addra = 0;
                dina = 0;
                addrb = 255; //255
                #(`CLKA_PERIOD*10 +1 );
                wea = 1;   //写使能信号，高电平写入
                    for (i = 0 ; i< 32 ; i = i+1)begin
                        dina = 127 - i;
                        addra = i;
                        #`CLKA_PERIOD;
                    end
                wea = 0;
                #1;
                    for (i = 0 ; i < 32 ; i = i+1)begin
                        addrb = i;
                        #`CLKB_PERIOD;
                    end
            #200;
            $stop; 
            end
endmodule

本测试，对RAM 地址0~31 写入127~96

然后从地址0~31依次读取其中的数值

这里可以看到读取时，会晚3个时钟周期

本次RAM读写都未配置使能ena enb 所以看起来很简单；

（但是本摸鱼怪又觉得没有使能控制看着有点怪，后边再搞一下呗~）

`timescale 1ns/1ns
`define CLKA_PERIOD 20
`define CLKB_PERIOD 30

module ram_tb();
        reg clka;
        reg ena ;
        reg wea;
        reg [7:0]addra;
        reg [7:0]dina;
        reg clkb;
        reg enb ;
        reg [7:0]addrb;
        wire[7:0]doutb;
        integer i;
        
        ram_8 ram_8_ (
                                     .clka(clka), // input wire clka
                                     .ena(ena),
                                     .wea(wea), // input wire [0 : 0] wea
                                     .addra(addra), // input wire [7 : 0] addra
                                     .dina(dina), // input wire [7 : 0] dina
                                     .clkb(clkb), // input wire clkb
                                     .enb(enb),
                                     .addrb(addrb), // input wire [7 : 0] addrb
                                     .doutb(doutb) // output wire [7 : 0] doutb
                                    );

        
        //配置时钟信号 clka  clkb                         
        initial clka = 1'b1;
        always #(`CLKA_PERIOD/2) clka = ~clka;
        initial clkb = 1'b1;
        always #(`CLKB_PERIOD/2) clkb = ~clkb;
        
        initial
            begin
                ena = 0 ;
                wea = 0;
                addra = 0;
                dina = 0;
                enb = 0;
                addrb = 255; //255
                #(`CLKA_PERIOD*10 +1 );
                ena = 1;
                wea = 1;   //写使能信号，高电平写入
                    for (i = 0 ; i< 32 ; i = i+1)begin
                        dina = 127 - i;
                        addra = i;
                        #`CLKA_PERIOD;
                    end
                wea = 0;
                ena = 0;
                #1;
                enb = 1;
                    for (i = 0 ; i < 32 ; i = i+1)begin
                        addrb = i;
                        #`CLKB_PERIOD;
                    end
                
            #60;
            enb = 0;
            #200;
            $stop; 
            end
endmodule

这个自己调试一下就会发现问题

（其实就是Latentcy ）