【FPGA】优化设计指南(一):设计原则
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避免采用不可综合的语句
1.#1000延时语句
2.除法运算/,除非除数为2的整次幂
3.实数类型不可综合(real)
4.综上,使用可综合的HDL代码描述电路。先有电路,再写代码。RTL代码风格应和FPGA芯片结构匹配。
设计时采用同步的时钟
时钟组内的时钟必须有明确的相位关系。最常见的是MMCN/PLL生成的多个时钟,同为时钟组。
“Mixed-Mode Clock Manager”&
原文地址:https://blog.csdn.net/hh1357102/article/details/138038485
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