【INTEL（ALTERA）】使用 F-Tile DisplayPort FPGA IP 设计示例时为何模拟失败？

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说明

解决方法

说明

由于 Quartus® Prime Pro Edition 软件版本 24.1 存在一个问题，F-Tile DisplayPort FPGA IP 设计示例的模拟将运行超过 24 小时，然后失败，并显示消息“Simulation Hanged”。

解决方法

要解决此问题，请修改 simulation/rtl/tx_phy/dp_gxb_tx/agi_dp_tx_reconfig.sv ，如下所示以粗体显示。

FSM_SRC_OUT_RESET9：
开始
dp_sip_tx_NIOS_pause_request <= {MAX_LANE_COUNT{1'b0}};
如果 （！dp_sip_tx_NIOS_pause_grant_sync）
fsm_state <= FSM_END;
结束

FSM_END：
开始
如果 （！（|dp_sip_tx_reset_control_ack_sync））
开始
dp_sip_tx_reset_control_select <= {MAX_LANE_COUNT{1'b0}};
fsm_state <= FSM_IDLE;
结束
结束

该问题计划在未来版本的 Quartus® Prime Pro Edition 软件中修复。