第二章 物理设计建库与验证
2.1 集成电路工艺与版图
自行了解，关于闩锁效应可查阅小编之前的文章。
2.2 设计规则检查（DRC）
定义：晶圆代工厂对各自不同工艺参数制定出满足芯片制造良率的同一工艺层及不同工艺层之间几何尺寸的最小值(图2-17),这些最小值规划的集合就是版图设计规则。
目的：DRC的主要目的是检查版图中所有因违反设计规则而引起潜在断路、短路或不良效应的物理验证过程。
2.3 电路规则检查
目的：验让版图与电路原理图的电路结构是否一致
检查内容：①所有信号的电气连接关系是否一致;②器件类型、尺寸是否一致
过程：抽取+比较
常用解决办法：（1）检查器件数目 （2）检查器件类型 （3） 检查电源线和地线的连接 （4）检查节点数量 （5）从关键的找起
2.4 版图寄生参数提取与设计仿真
1.寄生参数
（1）寄生电容
解决方法：导线尽可能短；采用电容最低的电容层；绕过电路走线
（2）寄生电阻
电流密度可以选择导线宽度，电流大小影响单元间的布线方案，翻开工艺手册，我们经常能看到每层金属线能够承载的电流。通过这个参数我们可以计算所需要的金属层宽度。例如，有一根信号线需要承载1毫安的电流，而工艺手册注明每微米可以走 0.5毫安的电流，那么这根金属层的宽度至少要2微米。
（3）寄生电感
当电路是在一个真正的高频的情况下工作时，导线也开始存在了电感效应。 解决寄生电感的方法就是试着去模拟它，把它当成电路中的一部分。
首先需要尽早的完成布局，好让电路设计者较早的看到导线究竟能有多长，然后估计出可能引起的电感。版图设计过程中尤其注意不要因为电感耦合而影响其它部分。
2.器件的寄生参数
3.闩锁效应
2.5 逻辑单元库的建立
2.5.1逻辑单元类别
标准单元、模块宏单元 输入输出单元
2.5.2逻辑单元电路
1.标准单元
组合电路：反向器、与非门、或非门、缓冲器、与门、或门等
时序电路：锁存器和寄存器
2.模块单元
（1）存储单元ROM
（2）RAM，存储单元可以通过独立设计制造并自成芯片产品，通常根据芯片设计的逻辑功能需求，利用内存编译器(memory compiler)设计不同的位数和不同的存储量。
（3）专用模块，通常指客户自行设计的专用标准产品模块;
（4）IP模块;
（5）模拟电路模块;
3.输入输出单元
输入输出单元(I/0 Pad cell)包括输入信号、输出信号、三态、双向、电源和接地单元。
对于输入信号单元，最重要的要考虑静电放电(ESD，electrostaticdischarge)的防护。静电放电的基本模型有四种，即人体模型(HBM)、机器模型(MM)、带电器件模型(CDM)和电场感应模型(FIM)。
2.5.3 物理单元建库与数据文件
1.标准单元
2.模块单元
3.I/O单元
4.特殊单元
5.物理单元建库与数据文件
物理库交换格式(LEF)文件
目前普遍使用的物理库是由Cadence公司开发的LEF(library exchange format)文件格式，已成为业界标准，一般LEF文件分为工艺LEF文件和单元LEF文件两部分。工艺LEF文件定义的是布局布线的设计规则和晶圆厂的工艺信息，包括互连线的最小间距、最小宽度、厚度、典型电阻、电容、电流密度大小，布线宽度，通孔等信息;单元LEF文件主要用于定义标准单元、模块单元、I/0单元和各种特殊单元的物理信息，定义单元的面积大小、几何形状，布线层，端口信息，以及一些物理参数。
2.5.4 时序单元建库与数据文件
1.器件延时+互连线延时
2.器件延时数据：是根据物理库数据中实际版图的RC参数,结合品体管级的理论参数模型,经过集成电路仿真程序(SPICE,simulation program withintegrated circuit emphasis)仿真,并考虑到不同输入信号的转换(transition)时间和输出端的负载变量而建立的数据表。
3.时序库文件
4.时序库的PVT条件
在建库时,人们同时会更加关心时序库(芯片)的应用条件,即PTV(process,工艺;temperature,温度;voltage,电压。有时也称作PVT)条件,它们均由晶圆厂提供。最常见的为三种PTV条件下的时序库,并且用来做逻辑综合和静态时序分析(见第6章),它们是考虑CMOS中的NMOS和PMOS晶体管都工作在同一工艺角条件下。最常用的工艺角为最佳或最快(BC/best case,fast)、最差或最慢(WC/worst,slow)、典型或正常(TC/typical,normal)三种。
