Verilog 不可综合部分

Verilog中存在部分用于仿真验证的子集，只在仿真时使用，因为没有对应的硬件元件，因此不可综合。

一般综合工具不支持的Verilog HDL结构

1. initial
2. table, primitive (UDP)
3. fork...join
4. force...release
5. deassign
6. defparam
7. event
8. forever, while, repeat
9. rtan, tran, tranif0, tranif1, rtranif0, rtranif1
10. cmos, nmos, rcoms, rnmos, pmos, pnmos
11. 运算符===, !==等

一般综合工具忽略的Verilog HDL结构

1. 延时#N
2. specify
3. small, large, medium
4. weak0, weak1, highz0, highz1, pull0, pull1
5. time
6. wait等

一般综合工具支持的Verilog HDL结构

1. module
2. wire, reg, integer基本数据类型
3. parameter
4. input, output, inout port
5. 基本运算符，大部分可综合
6. 基本门元件：and, nand, or, nor, xor, xnor, buf, not等
7. continous assign
8. blocking assign & non-blocking assign
9. condition statement: if...else, case, casex, casez, endcase
10. for
11. always
12. begin...end
13. function
14. task
15. macro: `include, `define, `ifdef, `else, `endif等