25---SO-DIMM插槽电路设计

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SO-DIMM硬件电路设计

1、内存条基本介绍

随着软件程序和硬件平台的不断升级，硬件和软件都对内存性能提出了更高要求，为了提高速度并扩大容量，内存以独立的封装形式出现，因而诞生了---内存条。

DDR4内存金手指变的弯曲了?

平直的内存金手指插入内存插槽后,受到的摩擦力较大,因此内存存在难以拔出和难以插入的情况,为了解决这个问题, DDR4将内存下部设计为中间稍突出、边缘收矮的形状。在中央的高点和两端的低点以平滑曲线过渡。这样的设计既可以保证DDR4内存的金手指和内存插槽触点有足够的接触面,信号传输确保信号稳定的同时,让中间凸起的部分和内存插槽产生足够的摩擦力稳定内存。接口位置同时也发生了改变,金手指中间的“缺口”位置相比DDR3更为靠近中央。在金手指触点数量方面,普通DDR4内存有284个,而DDR3则是240个,每一个触点的间距从1mm缩减到0.85mm。

如何选购内存条？（内存条的引脚数、容量和存取速度等）

台式机的内存和笔记本内存是不通用的。
内存的频段：DDR3代的内存条频率一般为1333MHz和1600MHz。DDR4代的内存条频率一般为2400MHz和2666MHz,如果主板支持,也可以选择更高的如3200MHz的高频条。

3、奇偶性：为了保证内存存取数据的的准确性，有些内存条上有奇偶校验位，如3片或9片装的内存条。如果您对电脑运行的准确性要求很高，最好选择有奇偶校验功能的内存条。

4、价格：虽然新版本内存条和旧版本内存条相比，价格已经大幅下降，但不同的品牌和性能，价格还是有一些差别，可根据自己的需要和预算情况选择适合自己的价位。另外，购买内存时还须注意品牌和质量。

5、DDR4的内存和DDR3的内存的DIMM槽是不一样的。

确认方式一：观察主板上的内存插槽,有的主板会在内存插槽旁边标注类型,同时, DDR4内存金手指中间的“缺口”也就是防呆口的位置相比DDR3更为靠近中央,这从插槽上的隔断位置也能判断;

确认方式二：查阅主板参数说明,在“内存规格”部分能够获得更详细的信息,包括主板所支持的内存类型、内存插槽配置、所支持的最大内存容量以及工作频率等。

2、内存条标签（仅了解）

3、DIMM基本介绍

DIMM全称Dual-Inline-Memory-Modules，中文名叫双列直插式存储模块，是指奔腾CPU推出后出现的新型内存条，它提供了64位的数据通道。

SODIMM (Small Outline Dual In-line Memory Module),即小型双列直插式内存模块。它是一种类型的计算机内存模组。相对于DIMM来说，SO-DIMM具有更小的外形尺寸(大致是正常DIMM尺寸的一半)。因此，SO-DIMM主要用于笔记本电脑、工控机等一些对尺寸有较高要求的使用场合。

SO-DIMM接口的DDR3内存标准的是204Pin。

SO-DIMM接口的DDR4内存标准的是260Pin。

DIMM条的多种型号可以参考下面链接：

4、常见的DIMM分类及区别

目前使用的内存条类型（DIMM）主要有三种：U-DIMM、R-DIMM和LR-DIMM。

4.1、U-DIMM

U-DIMM：Unbuffered DIMM，不带缓存的双列直插内存模块。

4.2、R-DIMM

R-DIMM：Registered DIMM，带寄存器的双列直插内存模块。

4.3、LR-DIMM

LR-DIMM：Load Reduced DIMM，低负载双列直插内存模块。

4.4、VLP RDIMM/VLP ECC UDIMM

全名：Very Low Profile RDIMM / ECC UDIMM （窄条）

特征：1、高度低于正常的DIMM 2、占用空间更少，散热更好，但不适合高密度模块。

主要应用：服务器（刀片）

4.5、U-DIMM、Reg-DIMM、LR-DIMM区别

UDIMM优点在于价格低廉。其缺点在于容量和频率较低，容量最大支持4GB，频率最大支持2133 MT/s。此外，由于UDIMM只能在Unbuffered 模式工作，不支持服务器内存满配(最大容量)，无法最大程度发挥服务器性能。在应用场景上，UDIMM不仅可用于服务器领域，同样广泛运用于桌面市场。

5、SPD-串行检测

SPD是SERIAL PRESENCE DETECT的缩写，中文意思是模组存在的串行检测。

内存条上存在一个EEPROM存储芯片（The Serial Presence Detect ，SPD），容量通常为128B或256B，用于存储改内存条的一些基础信息。主板需要这些信息进行正确的配置，以便正常使用内存条。

6、SO-DIMM的管脚定义(DDR3和DDR4 DIMM区别)

SO-DIMM的管脚可以分为电源线、时钟和复位、数据线、地址线和控制线。

DDR3

DQ[63:0]：数据输入输出 64根

DM[7:0]：数据掩码线 8根

DQS[7:0]、DQS[7:0]：数据选通线 16根

A[9:0]、A11、A[15:13]：地址输入线 14根

A10/AP：地址输入/自动预充电 1根

A12/BC ：地址输入/突发传输 1根

CK0[1:0]、CK1[1:0]、CKE[1:0]：时钟输入与使能 6根

RAS、CAS：行列选通线 2根

WE：写使能 1根

BA[2:0]：SDRAM Bank地址线 3根

CS[1:0]：芯片选择 2根

SCL、SDA、SA[1:0]：SPD寻址和IIC通信线 4根

ODT[1:0]：终端电阻控制线 2根

RESET：复位引脚 1根

EVENT：温度事件引脚 1根

TEST、NC：保留，未接（1+2） 3根

Vtt：端接电压 2根

VDDSPD：SPD的电源 1根

VDD/VSS：核心电源和IO电源（18+52） 70根

VREFDQ/VREFCA：参考电压 2根

合计：88+16+25+75=204

DDR4 SO-DIMM 260pin

DQ[63:0]：数据输入输出 64根

DM/DBI[7:0]：数据掩码线 8根

DQS[7:0]、DQS[7:0]：数据选通线 16根

CB[7:0]：DIMM ECC check bits 8根

A[9:0]、A[11: 13]地址输入线 12根

A10/AP：地址输入/自动预充电 1根

A12/ BC_n ：地址输入/ burst chop突发中止 1根

A14/ WE_n ：地址输入/写使能 1根

A15/ CAS_n ：地址输入/行选通线 1根

A16/ RAS_N ：地址输入/列选通线 1根

CK0[1:0]、CK1[1:0]、CKE[1:0]：时钟输入与使能 6根

BA[1:0]：SDRAM Bank地址线 2根

SCL、SDA：IIC通信线 2根

SA[2:0]：SPD寻址 3根

ODT[1:0]：终端电阻控制线 2根

RESET：复位引脚 1根

EVENT：温度事件引脚 1根

TEST、NC：保留，未接（1+2） 3根

BG[1:0]：Bank选择 2根

CS0_N、CS1_N：芯片选择 2根

CS2_N/C0/NC:芯片选择/chip ID 1根

CS3_N/C1/NC:芯片选择/chip ID 1根

ACT_n:命令激活信号 1根

ALERT_n:报警信号 1根

Parity: 命令/地址信号的奇偶校验使能 1根

Vtt：端接电压 1根

VDDSPD：SPD的电源 1根

VDD/VSS：核心电源和IO电源（19+94） 113根

VREFCA：参考电压 1根

VPP：DRAAM激活供电。 2根

合计：96+17+29+118=260

6.1、电源线

对于电源电压，DDR SDRAM系统要求4个电源，分别为VDDQ、VTT和VREF,VDDSPD。

管脚符号	类型	描述
VDD	Supply	电源电压 DDR3:1.5V DDR4:1.2V
VREFCA	Supply	控制、命令、地址的参考电压。VDD/2
VREFDQ	Supply	数据的参考电压。VDD/2
VSS	Supply	地。
VTT	Supply	地址、命令、控制、时钟的端接电压。VDD/2
VDDSPD	Supply	串行EEPROM正极电源，连接到连接器上的独立电源引脚，支持3.0至3.6V(标称3.3V)工作。
VPP	Supply	DRAM激活供电：2.5V

注意：

1、DDR3 SO-DIMM有VREFCA和VREFDQ

DDR4 SO-DIMM有VREFCA

2、 DDR4 SO-DIMM才有VPP

3、新增了VDDSPD。

6.2、时钟(2对)

管脚符号	类型	描述
CK0_t、CK0_c	Input	差分时钟输入。(所有的地址、控制、命令信号都是通过CK_t的上升沿与CK_c的下降沿进行采样的)
CK1_t、CK1_c	Input	差分时钟输入。(所有的地址、控制、命令信号都是通过CK_t的上升沿与CK_c的下降沿进行采样的)

6.3、数据组

管脚符号	类型	描述
DQ(0-63)	I/O	数据输入/输出，双向数据总线。
DML_B/ DBIL_B DMU_B/ DBIU_B	I/O	数据掩码
DQS_t,DQS_c	I/O	数据选通信号
CB0-CB7	I/O	ECC校验位（内存校错）

6.4、地址、控制

地址和控制信号没有DQ的速度快，以时钟的上升沿采样，所以需要与时钟走线保持等长。

使用多片DDR的情况下，地址和控制信号为一驱多的关系，需要注意匹配方式。

地址

BA0

BA1

BA2

Input

Bank地址输入。（bank address inputs）

DDR3:BA[0-2]

DDR4:BA[0-1]

A0-A9，

A10/AP,

A11,

A12/BC_N,

A13

A14/WE_N

A15/CAS_N

A16/RAS_N

Input

地址输入。

BG0

BG1

Input

bank group address inputs

Bank Group地址输入

DDR3:A0-A15 DDR4:A0-A16

控制

管脚符号	类型	描述
CKE0 CKE1	Input	Active high。时钟信号使能。通过此电平，可以控制芯片是否进入低功耗模式。
CS0_n CS1_n CS2_n CS3_n	Input	片选。（DDR芯片使能）用于多个RANK时的RANK组选择。 DDR3:CS[0-1] DDR4:CS[0-3]
ODT0 ODT1	Input	Active high。片上终端使能。
RESET_N	Input	复位，低有效。正常操作过程中，此信号为高电平。
EVENT_N	OUT (OPEN DRAIN )	Active Low。
SDA	I/O	这个双向引脚用于将数据输入或者输出SPD EEPROM。SDA总线必须连接一个电阻到VDDSPD，作为上拉。
SCL	IN	这个双向引脚用于将数据输入或者输出SPD EEPROM。SCL总线必须连接一个电阻到VDDSPD，作为上拉。
SA0 SA1 SA2	Input	Active Low（device address for the SPD）
Parity	IN	命令/地址信号的奇偶校验使能，可通过寄存器禁用或者使能。
ACT_N	IN	命令激活信号，这个信号为低电平时，可以通过A[14:16]地址信号线选择激活命令的行地址。为高电平时，Address信号线正常使用。
ALERT_N	OUT	（Alert output）报警信号，若命令/地址出现奇偶校验错误或者CRC错误，该PIN脚拉低，告知DDR控制器。