首先本文：
1、mQn是一个有符号数，最高位为符号位
2、mQn数据的总位宽为m
3、mQn数据的小数位宽为n
假设一个有符号小数为4’b1011，它的数据格式为4Q2，也就是说它的小数位为2位。那么看看这个数表示的10进制数是多少
4’b10.11 = 1*（-2^1）+0* 2 ^ 0+12 ^ (-1)+12 ^(-2) = -2 + 0 + 0.5 + 0.25 = -1.25
首先上结论：
1.一个位宽为m的无符号整数的数据范围为0 ~ 2^m -1
，而一个位宽为m的有符号整数的数据范围为-2^(m-1）
~2^(m-1）-1。
2.对一个有符号整数进行扩位的时候为了保证数据大小不发生变化，扩位的时候应该添加的是符号位。
3.有符号小数进行扩位时整数部分进行符号位扩展，小数部分在末尾添0.
4.在用Verilog做加法运算时，两个加数一定要对齐小数点并做符号位扩展以后相加，和才能保证不溢出。
5.mQn和aQb数据相乘，积应该用（m+a）Q（n+b）格式的数据进行存储。
6.对数据截位时如何进行四舍五入以提高截位后数据的精度
假设a是一个9Q6格式的有符号数据，要求把小数位截成3位。下面是Verilog代码：
assign carry_bit = a[8] ? ( a[2] & ( |a[1:0] ) ) : a[2] ;
assign a_round = {a[8], a[8:3]} + carry_bit ;
如果是无符号小数，直接 +a[2]既可。
7.所谓饱和处理就是如果计算结果超出了要求的数据格式能存储的数据的最大值，那么就用最大值去表示这个数据，如果计算结果超出了要求的数据格式能存储的数据的最最小值，那么就用最小值去表示这个数据。
另外介绍一下定标运算：
有些IC设计中是不能直接对浮点数进行操作的，只能采用定点数进行数值运算。对于FPGA而言，参与数学运算的书就是16位的整型数，但如果数学运算中出现小数怎么办呢？要知道，硬件设计对小数是无能为力的，一种解决办法就是采用定标。数的定标就是将要运算的浮点数扩大很多倍，然后取整，再用这个数进行运算，运算得到的结果再缩小相应的倍数就可以了。在设计中，一定不要忘记小数点。
在IC设计 中是体现不出来小数点的，小数点的位置只有程序员知道。Q表示小数点的位置，Q15就表示小数点在第15位
浮点数（x）转换为定点数（xq）：xq=（int）x*2^Q
定点数（xq）转换浮点数（x）：x= (float)xq*2^(-Q)
比如，16进制数2000H，用Q0表示就是8192;若用Q15表示，则为0.25。
下面介绍Q格式运算中Q值的确定：
（1）定点加减法：需要转换成相同Q格式才能加减
（2）定点乘法：不同Q格式的数据相乘，相当于Q值相加
（3）定点除法：不同Q格式的数据相除，相当于Q值相减
（4）定点左移：相当于Q值增加
（5）定点右移：相当于Q值减少
比如，Q15表示的4000H（浮点数0.5）乘以Q15表示的4000H，4000H×4000H=1000 0000H，乘完之后Q值变为15+15=30,即结果为0.01B，即为浮点数0.25。
