本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益
题目链接：Vector2 - HDLBits
module top_module(
input [31:0] in,
output [31:0] out );//
// assign out[31:24] = ...;
assign out[31:24] = in[7:0] ;
assign out[23:16] = in[15:8] ;
assign out[15:8] = in[23:16] ;
assign out[7:0] = in[31:24] ;
endmodule
