本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益
module top_module ( input clk, input d, output q );
wire d1, d2 ;
my_dff u1(.clk(clk), .d(d), .q(d1)) ;
my_dff u2(.clk(clk), .d(d1), .q(d2)) ;
my_dff u3(.clk(clk), .d(d2), .q(q)) ;
endmodule
