vivado 2019.2/modelsim SE-64 2019.2联合仿真
- 开发
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参考链接
需要修改的地方:
- 编译时几个VHDL的库会报错,将language改为verilog
- family只选择当前板子(artix-7),速度会更快,错误率更低
- compile library path最好选择vivado安装路径下的位置,很久之前尝试过编译库放到modelsim的路径下,试了很久没成功
- simulator exe path选择包含modelsim.exe的那个文件夹
- compile IP不选也不影响ip核的仿真
最后一步是在()设置-系统-高级系统设置-高级-环境变量)添加用户变量
变量内容是编译库所在位置的modelsim.ini文件地址,这样的话之后打开vivado不用重新编译,直接使用已经编译好的库
注意
- 修改代码后在vivado中重新点击simulate,会报错显示一个.log文件正在使用,目前没有解决办法,只能把modelsim关掉后再点击simulate。推测是modelsim记录日志信息的位置与vivado的simulate功能有交叉占用,后续也许可以通过设置解决。
- modelsim默认仿真的是vivado中的top文件,一定要检查好是否正确,尤其是在调试别人的工程时,没有那么熟悉,可能会忽略这个问题
- 遇到过vivado报错.ini文件不可访问,权限不足的问题,vivado重启后解决
原文地址:https://blog.csdn.net/bwhaxx/article/details/140471705
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