verilog基础语法之数据类型

Verilog最常用的数据类型有两种：线网（wire）和寄存器（reg）。其中，wire 类型表示硬件单元之间的物理连线，reg用来表示存储单元。

1、 wire类型

wire类型是信号在不同元器件之间传递的媒介，用于表示硬件电路单元之间的物理连线，由其连接的器件的输出端连续驱动。如果没有驱动元件连接到wire型变量，或者存在冲突的驱动（即多个驱动源同时驱动同一个wire），那么该变量的值默认为"High-Impedance"（高阻态），通常表示为"Z"。高阻态是一种不驱动信号的状态，相当于该信号线上没有电流流动。“驱动”是指信号源对连线施加的电平，这个信号源可以是一个逻辑门、触发器、缓冲器、驱动元件或者任何其他可以产生信号的硬件实体。
另外，wire型变量的值可以由连续赋值（使用=操作符）或非阻塞赋值（在always块中使用<=操作符）决定。连续赋值类似于组合逻辑，它描述了输入变量和输出变量之间的直接关系，而输出值会随着输入值的变化而立即变化。
示例：

wire signal_wire; // 声明一个wire类型的信号线
assign signal_wire = some_driver; // some_driver是一个驱动源，可以是门、触发器等

在这个例子中，assign语句定义了一个连续赋值，some_driver是驱动signal_wire的驱动源。如果some_driver是一个逻辑门的输出，那么signal_wire将根据该逻辑门的输入而变化。

wire gnd = 1'b0;//创建一个名为 gnd 的全局地线信号，它被赋予了一个逻辑0（二进制值0）的初始值，地线通常在电路中表示参考点或0电平。

这行代码定义了一个名为 gnd 的 wire 类型的信号，并初始化为逻辑值 0。在某些情况下，设计者可能会使用 wire 类型来定义一个常量，即使用 wire 来表示一个始终为特定值的信号，但更常见的做法是使用 parameter 或 localparam 关键字来定义常量。对于地线，一般不需要在代码中显式定义，因为地线通常在FPGA的物理设计中是预定义的，并在布局时连接到相应的电源和地引脚。

需要特别说明的是，wire型变量通常用于表示模块的端口或者作为信号的传递媒介。它们不应当在always块内部被赋值，因为wire代表着连线，其值由外部信号源决定，而非由always块内的逻辑产生。如果试图在always块中对wire型变量使用<=操作符，这将导致编译错误，因为wire不允许在always块内部赋值。 然而，wire型变量可以在always块中被用作非阻塞赋值表达式中的一个源（source），但这只出现在一个模块的输出端口被另一个模块的输入端口所驱动的情况下。在这种情况下，wire实际上是连接两个模块的信号线。

以下是一个简单的示例，演示了如何在模块间使用wire型变量进行非阻塞赋值：

module d_flip_flop(
    input wire clk,       // 时钟信号
    input wire data_in,   // 数据输入
    output reg data_out  // 数据输出
);`在这里插入代码片`

// 使用非阻塞赋值在时钟上升沿捕获data_in的值
always @(posedge clk) begin
    data_out <= data_in;
    end

endmodule

// 测试模块，实例化d_flip_flop
module testbench();
    wire clk;
    wire data_in;
    wire data_out;

    // 实例化d_flip_flop模块
    d_flip_flop u_d_flip_flop(
        .clk(clk),
        .data_in(data_in),
        .data_out(data_out)
    );

    // 驱动测试信号
    initial begin
        clk = 0;
        forever #10 clk = ~clk; // 产生时钟信号
    end

    initial begin
        data_in = 0;
        #20 data_in = 1; // 在时间20ns处改变输入数据
        #20 data_in = 0;
    end

    // 监视输出变化
    initial begin
        $monitor("Time = %t, clk = %b, data_in = %b, data_out = %b", $time, clk, data_in, data_out);
    end
    
endmodule

在这个例子中，data_out是一个reg型变量，它在d_flip_flop模块的always块中使用非阻塞赋值从data_in获得值。clk和data_in是wire型变量，它们在测试模块testbench中被驱动，并且连接到d_flip_flop模块的相应端口。请注意，尽管data_out是reg类型并且可以使用非阻塞赋值，但data_in和clk作为wire类型，它们的值是由测试模块生成的信号所驱动的，而不是在d_flip_flop模块内部的always块中赋值。在这个示例的always块中，data_in的值在时钟边沿被采样，并在data_out中保持，直到下一个时钟边沿到来。

总结来说，在Verilog中，“驱动”指的是信号源对连线施加的电平，而驱动源是产生这些信号的任何硬件元件。如果没有驱动源，wire型变量将呈现高阻态"Z"。

2、 reg类型

reg用来表示存储单元，它是一种可以存储数据并保持其状态的硬件元素。在仿真环境中，reg类型的变量行为与实际硬件中的寄存器类似，用于模拟寄存器的行为。在硬件实现中，reg声明的变量将被映射到FPGA或ASIC中的相应寄存器结构。与wire不同，reg不是用于连接模块的物理线，而是用于表示可以存储状态的寄存器。以下是reg类型的一些关键特性和用法：

状态保持：reg类型的变量可以保持它们的值，直到它们被新的赋值语句更新。这种特性使得reg类型非常适合用于建模需要记忆先前值的硬件寄存器和触发器。
非阻塞赋值：reg类型的变量通常与非阻塞赋值（使用 <=操作符）一起使用，这在时序逻辑中非常重要。非阻塞赋值确保了多个寄存器可以在同一时钟边沿更新，而不会产生竞态条件。
时序控制：在always块中，当指定了时钟信号（例如 posedge clk 或 negedgeclk），reg变量的赋值将与时钟信号的边沿同步。
初始化：可以在声明时初始化reg变量，但这种初始化仅在仿真开始时有效，实际硬件实现中寄存器的初始状态取决于其物理实现或配置过程。
并发与顺序：reg变量可以用于顺序逻辑（在always块中）和并发逻辑（在连续赋值语句之外声明）。

示例一：使用<=操作符在always块中对reg型变量赋值的示例：

module flip_flop(
    input wire clk,       // 时钟信号
    input wire reset,     // 复位信号
    input wire data_in,   // 数据输入
    output reg data_out  // 数据输出
);

// 触发器行为的always块
always @(posedge clk or posedge reset) begin
    if (reset) begin
        // 异步复位：当reset为高时，data_out被清零
        data_out <= 1'b0;
    end else begin
        // 时钟边沿触发的数据锁存：data_out在每个clk的上升沿捕获data_in的值
        data_out <= data_in;
    end
end

endmodule

在这个例子中，data_out是一个reg型变量，它在always块中使用<=操作符进行赋值。当reset信号为高时，data_out被清零；否则，在clk的每个上升沿，data_out将捕获data_in的值。

示例二：使用reg变量进行并发逻辑赋值的示例：

module combinatorial_logic(
    input wire [3:0] a,
    input wire [3:0] b,
    output reg [3:0] c
);

// 并发赋值：输出端口c的值由输入a和b的当前值决定
// 这个always块没有时钟信号，因此它在仿真期间是并发执行的
always @(a or b) begin
    c = a + b;
end

endmodule

在这个例子中，模块combinatorial_logic有一个4位宽的输入a和b，以及一个8位宽的输出c。输出c被声明为reg类型，并且它的值是由输入a和b的当前值决定的。这里的reg变量可以用于并发赋值，当reg变量在连续赋值语句之外声明，并且赋值不是发生在时钟边沿的always块中时，它们可以用于描述并发逻辑。这种用法通常在描述组合逻辑时看到，其中reg变量的赋值不是基于时序信号，而是基于其他信号的变化。尽管，使用了always块，但由于缺少时钟信号或复位信号，这个always块实际上定义了并发逻辑。当仿真环境中a或b的值发生变化时，c的值会立即更新，这与连续赋值的行为类似。

请注意，这种使用reg进行并发赋值的方式并不常见，因为它可能会隐藏逻辑的时序特性，使得设计难以验证和理解。在实际的硬件设计中，我们通常使用assign语句来创建组合逻辑的连续赋值，而使用带有时钟信号的always块来创建顺序逻辑。

此外，当设计被综合到实际的硬件时，没有时钟信号的always块可能会被优化掉，因为综合工具会认为这是一个恒定的赋值，而不是一个需要时序控制的寄存器赋值。在大多数情况下，如果你发现自己需要使用reg来创建并发逻辑，你应该重新考虑设计，并可能使用assign语句来代替。

3、向量

在Verilog中，向量数据类型是一种复合数据类型，它允许你将多个数据位组合成一个单一的实体。Verilog中的向量可以是单比特的集合，也可以是多位的集合，它们在硬件描述中非常有用，因为它们可以表示多比特的信号、总线或寄存器。以下是Verilog中向量数据类型的一些关键点：

位宽（Bit-width）：向量数据类型具有明确的位宽，定义了向量中包含的位数。位宽在声明时指定，使用方括号[]表示。
线网（Wires）：wire类型的向量是最常用的，用于表示多个位的连接，如数据总线或地址总线。
寄存器（Registers）：reg类型的向量用于表示需要存储的多位信号，通常在时序逻辑中使用。
索引（Indexing）：向量可以被索引，允许访问向量中的单个位或位的子集。索引从0开始，到位宽减一结束。
部分选择（Part Selection）：可以基于起始位和结束位选择向量的一部分，用于创建子向量。
拼接（Concatenation）：可以使用{a, b}的语法将两个或多个向量拼接成一个新的向量。
重复（Repetition）：可以使用大括号和数字的组合，如{n{element}}，来创建一个包含n个重复元素的向量。
位选择和部分选择操作符：位选择：使用方括号加索引，如vector[3]选择向量vector的第4位（索引从0开始）。部分选择：使用方括号加索引范围，如vector[3:1]选择从第4位到第2位的子向量。
向量赋值：可以对整个向量进行赋值，也可以对向量的一部分进行赋值。

以下是一些使用向量的示例：

module vector_example(
    input wire [7:0] data_in, // 8位宽的输入向量
    output reg [15:0] data_out, // 16位宽的输出向量
    output reg [3:0] flags // 4位宽的输出向量，用于标志位
);

// 向量拼接
always @(data_in) begin
    data_out = {data_in, data_in}; // 将data_in拼接到自身，形成16位的向量
end

// 向量部分选择
always @(data_out) begin
    flags = data_out[15:12]; // 选择data_out的高4位作为标志位
end

endmodule