第5篇 全加器

Q:上一篇里我们创建了半加器,接下来我们再创建1位二进制数全加器。

A:基本原理:与半加器不同,全加器要考虑进位输入cin。用Verilog连续赋值语句assign表示为:

image-20230904152733174

全加器真值表:

对应的全加器逻辑图:

image-20200710114544303

使用DE2-115开发板的SW[0]作为加数a,SW[1]作为加数b,SW[2]作为进位输入cin;LEDR0显示和sum的值,LEDR1显示进位输出cout的值。在顶层.v文件中例化全加器:

image-20230904153144882

相关推荐

  1. [LeetCode][LCR190]加密运算——的实现

    2024-03-18 16:42:05       46 阅读

最近更新

  1. docker php8.1+nginx base 镜像 dockerfile 配置

    2024-03-18 16:42:05       98 阅读
  2. Could not load dynamic library ‘cudart64_100.dll‘

    2024-03-18 16:42:05       106 阅读
  3. 在Django里面运行非项目文件

    2024-03-18 16:42:05       87 阅读
  4. Python语言-面向对象

    2024-03-18 16:42:05       96 阅读

热门阅读

  1. Python常用内置函数

    2024-03-18 16:42:05       40 阅读
  2. LeetCode刷题笔记之动态规划(二)

    2024-03-18 16:42:05       46 阅读
  3. mysql判断一个字符串字段的长度是否为0

    2024-03-18 16:42:05       37 阅读
  4. css的严格模式和混杂模式区别?

    2024-03-18 16:42:05       45 阅读
  5. 输送带的设计

    2024-03-18 16:42:05       36 阅读
  6. C语言如何初始化字符数组?

    2024-03-18 16:42:05       41 阅读
  7. 【鸿蒙HarmonyOS开发笔记】如何自定义弹窗

    2024-03-18 16:42:05       95 阅读
  8. PHP 伪协议详解

    2024-03-18 16:42:05       44 阅读