【Verilog】 FPGA程序设计---Verilog基础知识

        代码中使用的是非阻塞赋值语句，从波形图中可以看到，在复位的时候（rst_n=0），a=1 ，b=2 ，c=3； 而结束复位之后（波形图中的 0 时刻），当 clk 的上升沿到来时（波形图中的 2 时刻），a=0 ，b=1 ，c=2。这 是因为非阻塞赋值在计算 RHS 和更新 LHS 期间，允许其它的非阻塞赋值语句同时计算 RHS 和更新 LHS。 在波形图中的 2 时刻，RHS 的表达是 0 、a 、b，分别等于 0 、1 、2，这三条语句是同时更新 LHS，所以 a、 b 、c 的值分别等于 0 、1、2。

        在了解了阻塞赋值和非阻塞赋值的区别之后，有些朋友可能还是对什么时候使用阻塞赋值， 什么时候 使用非阻塞赋值有些疑惑，在这里给大家总结如下。

        在描述组合逻辑电路的时候， 使用阻塞赋值，比如 assign 赋值语句和不带时钟的 always 赋值语句，这 种电路结构只与输入电平的变化有关系，代码如下：

        示例1：assign赋值语句

assign  data  =  (data_en == 1'b1)  ?  8'd255  :  8'd0;

        示例2：不带时钟的always语句

always @(*) begin
    if (en) begin
        a = a0;
        b = b0;
    end
    else begin
        a = a1;
        b = b1;
    end
end

        在描述时序逻辑的时候，使用非阻塞赋值，综合成时序逻辑的电路结构， 比如带时钟的 always 语句； 这种电路结构往往与触发沿有关系，只有在触发沿时才可能发生赋值的变化，代码如下：

        示例 3：

always @(posedge sys_clk or negedge sys_rst_n) begin
    if (!sys_rst_n) begin
        a <= 1'b0;
        b <= 1'b0;
    end
    else begin
        a <= c;
        b <= d;
    end
end

3   assign 和 always 区别

        assign 语句和 always 语句是 Verilog 中的两个基本语句，这两个都是经常使用的语句。

         assign 语句使用时不能带时钟。

        always 语句可以带时钟，也可以不带时钟。

        在 always 不带时钟时，逻辑功能和 assign 完全一致，都是 只产生组合逻辑。比较简单的组合逻辑推荐使用 assign 语句，比较复杂的组合逻辑推荐使用 always 语句。 示例如下：

  assign  counter_en = (counter == (COUNT_MAX - 1'b1))  ?  1'b1  :  1'b0;
  always @(*) begin
          case (led_ctrl_cnt)
              2'd0    : led = 4'b0001;
              2'd1    : led = 4'b0010;
              2'd2    : led = 4'b0100;
              2'd3    : led = 4'b1000;
              default : led = 4'b0000;
          endcase
  end

4   带时钟和不带时钟的 always

        always 语句可以带时钟，也可以不带时钟。在 always 不带时钟时，逻辑功能和 assign 完全一致，虽然 产生的信号定义还是 reg 类型，但是该语句产生的还是组合逻辑。

  reg   [3:0] led；
  always @(*) begin
          case (led_ctrl_cnt)
              2'd0    : led = 4'b0001;
              2'd1    : led = 4'b0010;
              2'd2    : led = 4'b0100;
              2'd3    : led = 4'b1000;
              default : led = 4'b0000;
          endcase
  end

        在 always 带时钟信号时，这个逻辑语句才能产生真正的寄存器， 如下示例 counter 就是真正的寄存 器。

  //用于产生 0.5 秒使能信号的计数器
  always @(posedge sys_clk or negedge sys_rst_n) begin
      if (sys_rst_n == 1'b0)
          counter <= 1'b0;
      else if (counter_en)
          counter <= 1'b0;
      else
          counter <= counter + 1'b1;
  end

5    什么是 latch

        latch 是指锁存器，是一种对脉冲电平敏感的存储单元电路。锁存器和寄存器都是基本存储单元，锁存 器是电平触发的存储器，寄存器是边沿触发的存储器。两者的基本功能是一样的， 都可以存储数据。锁存 器是组合逻辑产生的，而寄存器是在时序电路中使用，由时钟触发产生的。

        latch 的主要危害是会产生毛刺（glitch），这种毛刺对下一级电路是很危险的。并且其隐蔽性很强，不 易查出。因此，在设计中，应尽量避免 latch 的使用。

        代码里面出现 latch 的两个原因是在组合逻辑中， if 或者 case 语句不完整的描述，比如 if 缺少 else 分  支， case 缺少 default 分支，导致代码在综合过程中出现了 latch。解决办法就是 if 必须带 else 分支， case 必 须带 default 分支。

        大家需要注意下，只有不带时钟的 always 语句 if 或者 case 语句不完整才会产生 latch ，带时钟的语句 if 或者 case 语句不完整描述不会产生 latch。

        下面为缺少 else 分支的带时钟的 always 语句和不带时钟的 always 语句， 通过实际产生的电路图可以 看到第二个是有一个 latch 的，第一个仍然是普通的带有时钟的寄存器。

6   状态机

        Verilog 是硬件描述语言，硬件电路是并行执行的， 当需要按照流程或者步骤来完成某个功能时，代码 中通常会使用很多个 if 嵌套语句来实现，这样就增加了代码的复杂度，以及降低了代码的可读性，这个时 候就可以使用状态机来编写代码。 状态机相当于一个控制器，它将一项功能的完成分解为若干步，每一步 对应于二进制的一个状态，通过预先设计的顺序在各状态之间进行转换， 状态转换的过程就是实现逻辑功 能的过程。

        状态机，全称是有限状态机（Finite State Machine，缩写为 FSM），是一种在有限个状态之间按一定规 律转换的时序电路， 可以认为是组合逻辑和时序逻辑的一种组合。状态机通过控制各个状态的跳转来控制 流程，使得整个代码看上去更加清晰易懂，在控制复杂流程的时候，状态机优势明显，因此基本上都会用 到状态机， 如 SDRAM 控制器等。在本手册提供的例程中，会有多个用到状态机设计的例子，希望大家能 够慢慢体会和理解， 并且能够熟练掌握。

        根据状态机的输出是否与输入条件相关，可将状态机分为两大类，即摩尔(Moore)型状态机和米勒 (Mealy)型状态机。

            Mealy 状态机：组合逻辑的输出不仅取决于当前状态，还取决于输入状态。

            Moore 状态机：组合逻辑的输出只取决于当前状态。

        1)    Mealy 状态机

        米勒状态机的模型如下图所示，模型中第一个方框是指产生下一状态的组合逻辑 F ，F 是当前状态和  输入信号的函数，状态是否改变、如何改变，取决于组合逻辑 F 的输出；第二框图是指状态寄存器，其由 一组触发器组成，用来记忆状态机当前所处的状态， 状态的改变只发生在时钟的跳边沿；第三个框图是指 产生输出的组合逻辑 G，状态机的输出是由输出组合逻辑 G 提供的， G 也是当前状态和输入信号的函数。

        2)    Moore 状态机

        摩尔状态机的模型如下图所示，对比米勒状态机的模型可以发现，其区别在于米勒状态机的输出由当 前状态和输入条件决定的，而摩尔状态机的输出只取决于当前状态。

        3)    三段式状态机

        根据状态机的实际写法，状态机还可以分为一段式、二段式和三段式状态机。

        一段式：整个状态机写到一个 always 模块里面， 在该模块中既描述状态转移，又描述状态的输入和输 出。不推荐采用这种状态机， 因为从代码风格方面来讲， 一般都会要求把组合逻辑和时序逻辑分开； 从代 码维护和升级来说， 组合逻辑和时序逻辑混合在一起不利于代码维护和修改，也不利于约束。

        二段式： 用两个 always 模块来描述状态机，其中一个 always 模块采用同步时序描述状态转移；另一  个模块采用组合逻辑判断状态转移条件，描述状态转移规律以及输出。不同于一段式状态机的是，它需要 定义两个状态，现态和次态， 然后通过现态和次态的转换来实现时序逻辑。

        三段式：在两个 always 模块描述方法基础上，使用三个 always 模块， 一个 always 模块采用同步时序 描述状态转移， 一个 always 采用组合逻辑判断状态转移条件，描述状态转移规律， 另一个 always 模块描 述状态输出(可以用组合电路输出， 也可以时序电路输出)。

        实际应用中三段式状态机使用最多， 因为三段式状态机将组合逻辑和时序分开，有利于综合器分析优 化以及程序的维护； 并且三段式状态机将状态转移与状态输出分开，使代码看上去更加清晰易懂，提高了 代码的可读性， 推荐大家使用三段式状态机， 本文也着重讲解三段式。

        三段式状态机的基本格式是：

        第一个 always 语句实现同步状态跳转；

        第二个 always 语句采用组合逻辑判断状态转移条件；

        第三个 always 语句描述状态输出(可以用组合电路输出，也可以时序电路输出)。

        在开始编写状态机代码之前， 一般先画出状态跳转图，这样在编写代码时思路会比较清晰， 下面以一 个 7 分频为例（对于分频等较简单的功能，可以不使用状态机， 这里只是演示状态机编写的方法），状态  跳转图如下图所示：

        状态跳转图画完之后，接下来通过 parameter 来定义各个不同状态的参数，如下代码所示：

parameter S0 = 7'b0000001; //独热码定义方式
parameter S1 = 7'b0000010;
parameter S2 = 7'b0000100;
parameter S3 = 7'b0001000;
parameter S4 = 7'b0010000;
parameter S5 = 7'b0100000;
parameter S6 = 7'b1000000;

        这里是使用独热码的方式来定义状态机，每个状态只有一位为 1，当然也可以直接定义成十进制的 0 ，1 ，2……7。

        因为我们定义成独热码的方式，每一个状态的位宽为 7 位，接下来还需要定义两个 7 位的寄存器， 一 个用来表示当前状态，另一个用来表示下一个状态， 如下所示：

reg [6:0] curr_st ; //当前状态
reg [6:0] next_st ; //下一个状态

        接下来就可以使用三个 always 语句来开始编写状态机的代码，第一个 always 采用同步时序描述状态 转移，第二个 always 采用组合逻辑判断状态转移条件，第三个 always 是描述状态输出，一个完整的三段 式状态机的例子如下代码所示：

1 module divider7_fsm (
2 //系统时钟与复位
3 input sys_clk ,
4 input sys_rst_n ,
5 
6 //输出时钟
7 output reg clk_divide_7 
8 );
9 
10 //parameter define 
11 parameter S0 = 7'b0000001; //独热码定义方式
12 parameter S1 = 7'b0000010;
13 parameter S2 = 7'b0000100;
14 parameter S3 = 7'b0001000;
15 parameter S4 = 7'b0010000;
16 parameter S5 = 7'b0100000;
17 parameter S6 = 7'b1000000; 
18 
19 //reg define 
20 reg [6:0] curr_st ; //当前状态
21 reg [6:0] next_st ; //下一个状态
22
23 //*****************************************************
24 //** main code
25 //***************************************************** 
26
27 //状态机的第一段采用同步时序描述状态转移
28 always @(posedge sys_clk or negedge sys_rst_n) begin
29 if (!sys_rst_n)
30 curr_st <= S0;
31 else
32 curr_st <= next_st;
33 end
34
35 //状态机的第二段采用组合逻辑判断状态转移条件
36 always @(*) begin
37 case (curr_st)
38 S0: next_st = S1;
39 S1: next_st = S2;
40 S2: next_st = S3;
41 S3: next_st = S4;
42 S4: next_st = S5;
43 S5: next_st = S6;
44 S6: next_st = S0;
45 default: next_st = S0;
46 endcase
47 end
48
49 //状态机的第三段描述状态输出（这里采用时序电路输出）
50 always @(posedge sys_clk or negedge sys_rst_n) begin
51 if (!sys_rst_n)
52 clk_divide_7 <= 1'b0;
53 else if ((curr_st == S0) | (curr_st == S1) | (curr_st == S2) | (curr_st == S3))
54 clk_divide_7 <= 1'b0;
55 else if ((curr_st == S4) | (curr_st == S5) | (curr_st == S6))
56 clk_divide_7 <= 1'b1; 
57 else
58 ;
59 end
60
61 endmodule

        在编写状态机代码时首先要定义状态变量（代码中的参数 S0~S6）与状态寄存器（curr_st 、next_st）， 如代码中第 10 行至第 21 行所示；

        接下来使用三个 always 语句来实现三段状态机， 第一个 always 语句实现 同步状态跳转（如代码的第 27 至第 33 行所示），在复位的时候，当前状态处在 S0 状态，否则将下一个状  态赋值给当前状态；

         第二个 always 采用组合逻辑判断状态转移条件（如代码的第 35 行至第 47 行代码所示），这里每一个状态只保持一个时钟周期，也就是直接跳转到下一个状态，在实际应用中，一般根据输入的条件来判断是否跳转到其它状态或者停留在当前转态，最后在 case 语句后面增加一个 default 语句， 来 防止状态机处在异常的状态；

        第三个 always 输出分频后的时钟（如代码的第 49 至第 59 行代码所示），状  态机的第三段可以使用组合逻辑电路输出，也可以使用时序逻辑电路输出，一般推荐使用时序电路输出，  因为状态机的设计和其它设计一样，最好使用同步时序方式设计，以提高设计的稳定性，消除毛刺。

        从代码中可以看出， 输出的分频时钟 clk_divide_7 只与当前状态（curr_st）有关，而与输入状态无关，所以属于摩尔型状态机。状态机的第一段对应摩尔状态机模型的状态寄存器， 用来记忆状态机当前所 处的状态； 状态机的第二段对应摩尔状态机模型产生下一状态的组合逻辑 F；状态机的第三段对应摩尔状 态机产生输出的组合逻辑 G，因为采用时序电路输出有很大的优势，所以这里第三段状态机是由时序电路 输出的。

        状态机采用时序逻辑输出的状态机模型如下图所示：

        采用这种描述方法虽然代码结构复杂了一些，但是这样做的好处是可以有效地滤去组合逻辑输出的毛 刺，同时也可以更好的进行时序计算与约束，另外对于总线形式的输出信号来说， 容易使总线数据对齐， 减小总线数据间的偏移，从而降低接收端数据采样出错的频率。