DQS_偏差
DQS_BIAS是驱动差分输入缓冲器的顶级端口的属性，或者
双向缓冲基元（IBUFDS、IOBUFDS）。
DQS_BIAS属性在某些的输入端提供可选的DC偏置
伪差分I/O标准（DIFF_SSTL）和真差分I/O规范（LVDS）。如果
没有任何东西驱动缓冲器，DQS_BIAS提供弱偏置，因此逻辑状态不是
在伪差分I/O标准中未知。
DQS_BIAS提供某些DQS存储器接口所需的上拉/下拉功能
引脚。
建议：由于DQS_BIAS会影响设计的逻辑功能，因此应通过
Verilog参数语句或VHDL generic_map，以便正确支持模拟。然而
它也被支持为XDC属性
在高性能（HP）I/O组中，DQS_BIAS可用于支持差分输入，
例如LVDS。DQS_BIAS的使用可以在交流耦合LVDS中提供直流偏置
应用。请参阅《7系列FPGA SelectIO资源用户指南》（UG471）[参考文献2]，或
有关详细信息，请参阅《UltraScale体系结构SelectIO资源用户指南》（UG571）[参考文献8]。
注：DQS_BIAS在高范围（HR）I/O组中不适用于真正的差分I/O标准。
体系结构支持
所有架构。
适用对象
•端口（get_Ports）
°驱动差动输入缓冲器的端口：IBUFDS，IBUFDS_IBUFDISABLE，
IBUFDS_intermadisable，IBUFDSE3
°驱动差分IO缓冲器的端口：IOBUFDS、IOBUFDS_DIEN、，
IOBUFDS_intermadisable、IOBUFDSE3、IBUFGDS
价值观
•TRUE：启用由驱动的输入或双向缓冲器上的直流偏置电压
顶级端口。
•FALSE：在顶级端口驱动的缓冲区上禁用DQS_BIAS。
注意：当EQUALIZATION=EQ_NONE时，DQS_BIAS必须为FALSE。任何其他均衡
值（EQ_LEVEL1、EQ_LEVEL2…）可以支持TRUE或FALSE的DQS_BIAS。
Syntax
Verilog Syntax
Assign the DQS_BIAS parameter on the top-level port driving the instantiated differential
buffer immediately before the port declaration:
(* DQS_BIAS = "TRUE" *) input PORT;
Verilog Syntax Example
The following example enables differential termination on the top-level port CLK_p driving the
differential input buffer IBUFDS .
// Enables the DC bias voltage on the buffer driven by the specified port
(* DQS_BIAS = "TRUE" *) input CLK_p;
VHDL Syntax
Assign the generic DQS_BIAS on the top-level port driving the instantiated differential
buffer:
attribute DQS_BIAS : string;
attribute DQS_BIAS of port_name : signal is "TRUE";
VHDL Syntax Example
The following example enables differential termination on the top-level port CLK_p driving the
differential input buffer IBUFDS .
--Enables the DC bias voltage on the buffer driven by the specified port
attribute DQS_BIAS of CLK_p : signal is "TRUE";
XDC Syntax
The DQS_BIAS attribute uses the following syntax in the XDC file:
set_property DQS_BIAS [TRUE | FALSE] [ get_ports <port_name> ]
Where:
• <port_name> is an input or bidirectional top-level port.
XDC Syntax Example
# Enable DQS_BIAS on the specified clk port
set_property DQS_BIAS TRUE [get_ports clk]
![[图解]SysML和EA建模住宅安全系统-12-内部块图](https://i-blog.csdnimg.cn/direct/bc7a20a2427240d88cd8ca822536ad5e.png)
