中科亿海微-CL1656功能验证开发板

I. 引言

A. 研究背景与意义

         CL1656是一款精度高、功耗低、成本低的5V单片低功耗运放，由核心互联公司研发制造，CL1656 是一个 16-bit、快速、低功耗逐次逼近型 ADC，吞吐速率高达 250 kSPS，并且内置低噪声、宽 带宽采样保持放大器。转换过程与数据采集利用 CONVST 信号和内部振荡器进行控制，为设计人员提供了极大的灵活性和空间。 CL1656支持多种输入模式和输出模式，包括单端、差分、反馈、共地以及双极输出，并且能够利用多种工作模式来满足不同的应用要求。此外， CL1656还具有较低的温度系数，能够适应不同的电源电压。在低电源电压下， CL1656可以达到很高的精度；在高电源电压下， CL1656仍然能够保持相对较高的精度。

B. 应用领域

CL1656可以用于各种不同的应用场合，主要包括：

（1）信号采集，如摄像头、A/D转换器等。

（2）数据通讯，如数字音频、数据通信接口等。

（3）信号处理，如模数转换器、 FPGA等。

（4）数字测量，如数字信号处理器、传感器接口等。

（5）计算机接口，如 USB、以太网等。

（6）车载电子，如车载信息系统、自动驾驶系统等。

II. 芯片封装介绍

        随着电子技术的飞速发展， IC封装也得到了长足的进步。目前 IC封装主要有： COB、 SOP、 QFN等。其中，引脚数在8个以上的有四种封装： COB封装、 SOP封装、 QFN封装和 LQFP封装。随着各种高密度元器件的发展， LQFP成为最受欢迎的一种小型无引脚 IC封装，其特点是芯片面积小，引脚少，且价格低廉，在国内广泛使用。LQFP （Low Proportional Flop Package）又称为低密度多芯片表面贴装，是一种新型的表面贴装技术。它将一个多芯片元件或一个芯片组直接安装在一个 PCB板上。

        LQFP主要用在手机的电路板上，其特点是引脚少，面积小，成本低，但引脚的高度比 SOP低。其引脚数目少，一般为128~256个。在 LQFP中，引脚数目最多的是64引脚的封装。在使用时，其引脚数目也会有所不同。有的产品中只有2~4个引脚；有的产品则有8个以上的引脚数。如：飞利浦 LQFP封装中最多的是64引脚封装（2~4个引脚）；而索尼 LQFP封装中最多的则是16个引脚（1~4个引脚）；三星 LQFP封装中最多的则是32个引脚（2~4个引脚）。

        CL1656是一款模拟信号输入端的数字开关，在工业控制中被广泛的应用于各种场合，包括现场设备的控制、各种设备的状态监测、电力的控制、设备的安全保护等。

        CL1656是一款基于三端集成模拟开关，并集成了高速 AD转换器和高速开关量输出功能的器件。

        三端集成模拟开关CL1656,一般由一个输入端、两个输出端和一个电源端组成。CL1656有两种典型输出形式：标准、逻辑输出，常用在测量设备中，模拟量输出信号一般接在CL1656的输入端。

        现场模拟量信号输入，一般是指现场的温度、压力、流量、液位等物理量信号的输入。这些物理量信号通常需要经过传感器将其转化为数字信号，然后再经过现场模拟开关将信号转换为数字，最后通过计算机进行处理。CL1656集成了一个模拟量输入端，通过它可以将这些信号转换为数字信号，并通过计算机进行处理。这种方式的优点是可以方便的将不同的模拟量进行隔离，不会对其他设备产生影响。缺点是转换的效率相对较低，通常需要通过比较大的电流进行传输，而在某些现场环境下这种电流会很大，这样就会导致信号的传输距离变短，甚至会产生干扰。

        传感器信号采集是指对传感器输出的模拟信号进行采集，并通过与之相连的变送器输出给控制器进行处理。由于传感器的种类繁多，需要根据实际情况选择相应的传感器，并通过相应的变送器来将传感器的信号转化为易于处理的信号，进而将其传送给控制器。在工业生产中，传感器大多采用模拟量输入，所以需要将其接入CL1656的输入端，再将CL1656输出端接到变送器上。

        CL1656可对电压、电流进行模拟量的采样，并将采样后的模拟量通过 AD转换器转化成数字量输出。需要注意的是，由于 AD转换器采用了同步采样技术，因此采样后的模拟量在转换过程中会存在误差，但是这个误差对于不同的应用场景来说都是可以忽略不计的。

III.芯片io介绍

IV. 实验教程主要内容

        通过对CL1656芯片的学习，掌握了 FPGA的使用方法，并且编写了实验教程，使用中科亿海微公司的EQ6HL45开发板进行实验，使用上位机软件对实验过程进行了监控。结果表明，通过实验教程的编写，使学生对CL1656芯片的应用更加熟练，同时也使学生了解了 FPGA芯片开发流程。

        实验教程的编写是在EQ6HL45开发板上，使用中科亿海微公司的eLinx3.0.5软件来完成的，编写之前首先对CL1656的芯片功能进行了解，然后对实验所用的EQ6HL45开发板进行配置，最后编写实验教程。由于硬件环境已经配置好了，接下来要对实验教程进行编写。编写过程中使用了 Modelsim 软件来进行编译和仿真，与eLinx3.0.5软件自带的debug工具。

A. 电路设计基础  

B. Verilog程序设计

`timescale 1 ps/ 1 ps
//
// Company:
// Engineer:
//
// Create Date: 04-10-2024 10:59:08
// Design Name:
// Module Name: TOP
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Additional Comments:
//
//


module TOP(
	input	wire	clk_50m,
	input	wire	rst_n,
	input 	wire	BUSY,
	input [15:0]	DATA_DB,
	//模式选择
	output  reg		SER/*synthesis noprune*/,
//	output  reg 	PAR,
	output  reg 	HS_SEL/*synthesis noprune*/,
	output  reg 	STBY/*synthesis noprune*/,
	output  reg 	RANGE/*synthesis noprune*/,
	output  reg 	RESET/*synthesis noprune*/,
	output  reg 	WR/*synthesis noprune*/,
	output  reg 	W_B/*synthesis noprune*/,
	output  reg 	cs_n/*synthesis noprune*/,
	output  reg 	rd_n/*synthesis noprune*/,
	output  reg 	led,
	output	reg 	CONVST_A,
	output	reg 	CONVST_B,
	output	reg 	CONVST_C,
	output  reg 	test_1
    );
	
	
	reg [7:0] 	state/* synthesis preserve */;
	reg 		BUSY_d0,BUSY_d1/* synthesis preserve */;
	reg [3:0]	cnt/* synthesis preserve */;
	reg [15:0]	REGL/* synthesis preserve */;
	reg 		PAR/* synthesis preserve */;
	reg 		SEL/* synthesis preserve */;

	reg [25:0]  count;
	reg [3:0]   sun;
	reg [3:0]   ool;
	
	reg [3:0]   ctate;
	reg [3:0]   cnt_rst;
	reg [15:0]  data_d0,data_d1/* synthesis preserve */;
	reg [3:0]   cnt_rd;
	
	reg [15:0]  data_a1,data_a2,data_a3,data_a4,data_a5,data_a6/* synthesis preserve */;
	
	wire 		pos_BUSY/* synthesis preserve */;
	
	assign 		pos_BUSY	=	BUSY_d0	&	(!BUSY_d1);
	
	always @ (posedge clk_50m or negedge rst_n) begin 
		if (!rst_n)
		 begin 
			data_d0	<=	16'd0;
			data_d1 <= 	16'd0;
		 end 
		else 
		 begin 
			data_d0	<=	!data_a1;
			data_d1	<=	data_d0	+	1;
		 end 
	end 
	
	always @ (posedge clk_50m or negedge rst_n) begin 
		if (!rst_n)
			test_1	<=	1'b0;
		else if (data_d0^data_d1^data_a1)
			test_1	<=	1'b1;
		else 	
			test_1	<=	1'b0;
	end 
	
	always @ (posedge clk_50m or negedge rst_n) begin 
		if (!rst_n)
		 begin 
			count	<=	26'd0;
			led		<=	1'b0;
		 end 
		else if (count	>=	25_000_000-1)
		 begin 
			count	<=	26'd0;	
			led		<=	~led;
		 end 
		else 
		 begin 
			count	<=	count	+	1'b1;
			led		<=	led;
		 end 
	end 
	
	//上电复位100ns
	always @ (posedge clk_50m or negedge rst_n) begin 
		if (!rst_n)
		 begin 
			RESET		<=	1'b1;
			sun			<=	4'd0;
		 end 
		else if (sun	==	5)
		 begin 
			RESET		<=	1'b0;
			sun			<=	sun;
		 end 
		else 
		 begin 
			RESET		<=	1'b1;
			sun			<=	sun	+	1'b1;
		 end 
	end 
	
	//并行模式
	always @ (posedge clk_50m or negedge rst_n) begin 
		if (!rst_n)
		 begin 
			SER	<=	1'b0;
			PAR	<=	1'b0;
			SEL	<=	1'b0;
			W_B	<=	1'b0;
			HS_SEL<=1'b0;
			WR	<=	1'b0;
			RANGE<= 1'b0;
			STBY <= 1'b1;
		 end 
		else 
		 begin 
			SER	<=	1'b0;
			PAR	<=	1'b0;
			SEL	<=	1'b0;
			W_B	<=	1'b0;
			HS_SEL<=1'b0;
			WR	<=	1'b1;
			RANGE<= 1'b1;
			STBY <= 1'b1;
		 end 
	end 
	
	always @ (posedge clk_50m or negedge rst_n) begin 
		if (!rst_n)
		 begin 
			ctate	<=	4'd0;
			cnt_rst	<=	4'd0;
		 end 
		else 
			case (ctate)
				0:begin 
						ctate	<=	ctate	+	1'b1;
						cnt_rst	<=	4'd0;
				end 
				1:begin 
					if (RESET	==	0)
					 begin 
						ctate	<=	ctate	+	1'b1;
						cnt_rst	<=	4'd0;
					 end 
					else 
					 begin 
						ctate	<=	ctate;
						cnt_rst	<=	4'd0;
					 end 
				end 
				2:begin 
					if (cnt_rst	==	10)
					 begin 
						ctate	<=	ctate	+	1'b1;
						cnt_rst	<=	4'd0;
					 end 
					else 
					 begin 
						ctate	<=	ctate;
						cnt_rst	<=	cnt_rst	+	1'b1;
					 end 
				end 
				3:begin 
						ctate	<=	ctate;
				end 
				default : ;
			endcase 
	end 
	
	always @ (posedge clk_50m or negedge rst_n) begin 
		if (!rst_n)
		 begin 
			BUSY_d0	<=	1'b0;
			BUSY_d1	<=	1'b0;
		 end 
		else 
		 begin 
			BUSY_d0	<=	BUSY;
			BUSY_d1	<=	BUSY_d0;
		 end 
	end 
	
	always @ (posedge clk_50m or negedge rst_n) begin 
		if (!rst_n)
		 begin 
			data_a1	<=	16'd0;
			data_a2	<=	16'd0;
			data_a3	<=	16'd0;
			data_a4	<=	16'd0;
			data_a5	<=	16'd0;
			data_a6	<=	16'd0;
		 end 
		else 
			case (cnt_rd)
				1:  if (rd_n) data_a1	<=	DATA_DB; else data_a1	<=	data_a1;
				2:	if (rd_n) data_a2	<=	DATA_DB; else data_a2	<=	data_a2;
				3:	if (rd_n) data_a3	<=	DATA_DB; else data_a3	<=	data_a3;
				4:	if (rd_n) data_a4	<=	DATA_DB; else data_a4	<=	data_a4;
				5:	if (rd_n) data_a5	<=	DATA_DB; else data_a5	<=	data_a5;
				6:	if (rd_n) data_a6	<=	DATA_DB; else data_a6	<=	data_a6;
				default:;
			endcase 
	end 
	
	always @ (posedge clk_50m or negedge rst_n) begin 
		if (!rst_n)
		 begin 
			cs_n	<=	1'b0;
			rd_n	<=	1'b1;
			CONVST_A<=	1'b0;
			CONVST_B<=  1'b0;
			CONVST_C<= 	1'b0;
			state	<=	8'd0;
			cnt		<=	4'd0;
			REGL	<=	16'd0;
			ool		<=	4'd0;
			cnt_rd	<=	4'd0;
		 end 
		else 
			case (state)
				0:begin 
					if (ctate	==	3)
					 begin 
						cs_n	<=	1'b0;
						rd_n	<=	1'b1;
						CONVST_A<=	1'b0;
						CONVST_B<=  1'b0;
						CONVST_C<= 	1'b0;
						cnt		<=	4'd0;
						REGL	<=	REGL;
						state	<=	state	+	1'b1;
						ool		<=	4'd0;
						cnt_rd	<=	4'd0;
					 end
					else 
					 begin 
						state	<=	state;
					 end 
				end 
				1:begin 
						CONVST_A<=	1'b1;
						CONVST_B<=  1'b1;
						CONVST_C<= 	1'b1;
					if (BUSY_d1)
					 begin 
						state	<=	state	+	1'b1;
						cs_n	<=	1'b0;
					 end 
					else 
					 begin 
						state	<=	state;
						cs_n	<=	1'b0;
					 end 
				end 
				2:begin 
					if (BUSY_d1	==	0)
						state	<=	state	+	1'b1;
					else 
						state	<=	state;
				end 
				3:begin 
					if (ool	>=	5)
					 begin 
						ool		<=	4'd0;
						rd_n	<=	1'b1;
						state	<=	state	+	1'b1;
						cnt_rd	<=	cnt_rd	+	1'b1;
					 end 
					else 
					 begin 
						rd_n	<=	1'b0;	//请求数据
						ool		<=	ool	+	1'b1;
					 end 
				end 
				4:begin 
					if (cnt_rd	>=	6)
					 begin 
						state	<=	state	+	1'b1;
						cnt_rd	<=	4'd0;
					 end 
					else 
					 begin 
						cnt_rd	<=	cnt_rd;
						state	<=	state	-	1'b1;
					 end 
				end 
				5:begin 
					if (ool	>=	15)
					 begin 
						ool		<=	4'd0;
						state	<=	state	+	1'b1;
						CONVST_A<=	1'b0;
						CONVST_B<=  1'b0;
						CONVST_C<= 	1'b0;
					 end 
					else 
					 begin 
						CONVST_A<=	1'b1;
						CONVST_B<=  1'b1;
						CONVST_C<= 	1'b1;
						state	<=	state;
						ool		<=	ool		+	1'b1;
					 end 	
				end 
				6:begin 
					if (ool	>=	15)
					 begin 
						ool		<=	4'd0;
						state	<=	0;
					 end 
					else 
					 begin 
						state	<=	state;
						ool		<=	ool		+	1'b1;
					 end 
				end 
				default : ;
			endcase 
	end 
	
endmodule

V. 实验设计与步骤

A. 实验环境搭建

示波器输出采样波形10kHz 峰峰值5V

V3V4通道采样，测算波形频率10kHz

B.实验结果分析与讨论